A 1.6GB/s data-rate 1Gb synchronous DRAM with hierarchical square-shaped memory block and distributed bank architecture

被引：2

作者：

Nitta, Y ^{[1
]}

Sakashita, N ^{[1
]}

Shimomura, K ^{[1
]}

Okuda, F ^{[1
]}

Shimano, H ^{[1
]}

Yamakawa, S ^{[1
]}

Furukawa, A ^{[1
]}

Kise, K ^{[1
]}

Watanabe, H ^{[1
]}

Toyoda, Y ^{[1
]}

Fukada, T ^{[1
]}

Hasegawa, M ^{[1
]}

Tsukude, M ^{[1
]}

Arimoto, F ^{[1
]}

Baba, S ^{[1
]}

Tomita, Y ^{[1
]}

Komori, S ^{[1
]}

Kyuma, K ^{[1
]}

Abe, H ^{[1
]}

机构：

[1] MITSUBISHI ELECTR CORP,ADV TECHNOL R&D CTR,ULSI LAB,SEMICOND GRP,ITAMI,HYOGO,JAPAN

来源：

1996 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE, DIGEST OF TECHNICAL PAPERS | 1996年 / 39卷

关键词：

D O I：

10.1109/ISSCC.1996.488724

中图分类号：

TM [电工技术]; TN [电子技术、通信技术];

学科分类号：

0808 ; 0809 ;

摘要：

引用

页码：376 / 377

页数：2

共 2 条