Verilog到VHDL翻译器的设计与实现

被引：3

作者：

安健

吴悦

杨洪斌

李俊红

机构：

[1] 上海大学计算机工程与科学学院

来源：

计算机工程与设计 | 2005年 / 10期

关键词：

Verilog; VHDL; 翻译器;

D O I：

10.16208/j.issn1000-7024.2005.10.041

中图分类号：

TN402 [设计];

学科分类号：

摘要：

描述了一个Verilog到VHDL翻译器Verilog2VHDL的设计与实现。首先将Verilog模块转换为中间格式,然后按照预定义的翻译规则,生成功能等价的VHDL设计实体。该翻译器目前只支持Verilog的一个子集。通过Verilog2VHDL,使得在Verilog-VHDL混合设计环境中重用Verilog设计成为可能。

引用

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